工作內容
1. build up verilog testbench
2. fullchip verilog simulation/verification
3. verilog behavior models creation
4. pattern pool coverage raising up
工作說明
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工作縣市:新北市
- 上班地點:新北市泰山區
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工作待遇:41000 ~ 57000
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上班時段:日班,
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需求人數:1 ~ 2
條件要求
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工作經歷:
工作經歷不拘
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學歷要求:碩士
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科系要求:
無填寫
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專長需求:
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擅長工具:
- 具備駕照:
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其他條件:
熟稔system verilog 及UVM
