工作內容

工作項目：
1. Finding solutions for creative applications.
2. RTL coding for function implementation, including simulation.
3. Discuss function spec with system designer
4. Architecture planning for circuit design.
5. Completing front-end design flows, such as synthesis, linting, asynchronous checking, STA and so on.

應徵條件：
1. 碩士以上; 電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業為主。
2. 經驗不拘，具二年以上相關工作經驗者尤佳。
3. 對所有視覺相關產品有熱情、有想法。
4. 熟悉以下 HDL/Tool(愈多項或單項愈熟尤佳)：
verilog, verdi, LEC, linting, perl, synthesis, static timing analysis, Clock tree architecture.
5. 對以下領域有了解更佳(不必全部)：
5.1 Video codec(AVS3, AV2, VP9, HEVC, H.264, and etc.)
5.2 High speed interface, such as HDMI, DDR, USB, and so on.
5.3 Image/Video processing.
5.4 CPU, GPU, and NPU.

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 工作經歷不拘
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具: Perl Verilog
• 具備駕照:
• 其他條件: