工作內容

Key qualifications:
1. MS degree or above with EE or CS background
2. Familiar with SystemVerilog and Verilog
3. Exposure to OVM/UVM/VMM  methodology
4. Exposure to constrained-random based  verification environment
5. Exposure to create coverage model and drive coverage closure in including code/functional coverage.
6. Be able to develop a test bench from scratch
7. Hands on working experience on unit/block/full-chip level verification
8. Good communication skill
9. Leadership/management experience is a plus.
 
 
Job descriptions:
1. Plan the verification strategy for SOC projects
2. Hands-on verification task of some of the units
3. Work closely with the design teams.
4. Drive the verification team, problem-solving on day-to-day works
5. Provide the measurable metrics for project leads and upper management.
6. Bug/coverage trend identification. Foresee the possible issues and plan for them.

(MD17C0031)

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:不拘

條件要求

• 工作經歷: 6年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具: Verilog
• 具備駕照:
• 其他條件: