工作內容
1. 熟讀規格書，建立VPLAN
2. 使用SystemVerilog 程式語言設計，UVM 建立模擬環境
3. 執行CRT驗證流程 (使用使用VERDI VCS NC等工具)
4. 跨部門合作溝通 (設計&軟體等部門)
工作說明
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工作縣市:新北市
- 上班地點:新北市新店區
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工作待遇:面議
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上班時段:日班,09:00~18:30 (午休1.5小時)
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需求人數:1
條件要求
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工作經歷:
工作經歷不拘
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學歷要求:碩士
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科系要求:
電機電子工程相關
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專長需求:
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擅長工具:
- 具備駕照:
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其他條件:
1. System Verilog and UVM coding experience is a plus.
2. 熟悉USB4或DisplayPort尤佳
