工作內容

1. Digital Verification
2. Develop verification plan and platform for mix-signal design
3. Develop test bench, coverage model and regression with random methodology
4. Execute RTL and gate level simulation, debug failures, manage bug tracking 
5. Drive and achieve coverage closure
6. Work closely with design team to identify problems

工作說明

• 工作縣市:新北市
• 上班地點:新北市新店區
• 工作待遇:面議
• 上班時段:日班,09:00~18:00
• 需求人數:1 ~ 2

條件要求

• 工作經歷: 3年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  1. Master degree or above with EE or CS background
  2. Familiar with Verilog, System Verilog, Perl, C++ 
  3. Knowledge of System Verilog Assertion 
  4. At least 2 years’ experience on DV
  5. Chip Level verification experience is a plus
  6. Knowledge of mix-signal verification is a plus