工作內容

※Job Contents: 
1. From design IPDFT to production IP testing
2. Study IP spec.  Plan IP testing solution, Test Circuit Insertion, Design/Implement/Verify in Netlist or RTL
3. RTL sim, Pre-Sim, Post-Sim & Design Debugging
4. STA Timing Constrains and Timing Closure with FE, BE Engineer
5. ATE Pattern Generation and Verification
6. ATE Bring-up and Mass Production Yield Improvement

※Requirements:
1. Good Understanding or Coding Skills in Verilog and SystemVerilog
2. Have Understanding or Experience in RTL Design
3. Have Gate-Level Simulation and Debug Experience
4. Have Experience in some IPs like EFUSE, TCAM, PVT, ADC, DAC, PLL, DLL, PCIE, DDR, SERDES, USB, HDMI, LVDS, SDIO, EMMC, 
5. Have Experience in using Design Compiler, PrimeTime, VCS, LEC, Spyglass, PTPX, Verdi, and so on
Good at Python, TCL, and Shell Scripts

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 1年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件: