工作內容
1. Front-end design flow include Logic Synthesis, STA, LEC and DFT.
2. Low power design flow.
工作說明
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工作縣市:新竹縣市
- 上班地點:新竹縣竹北市
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工作待遇:面議
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上班時段:日班,
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需求人數:1
條件要求
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工作經歷:
工作經歷不拘
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學歷要求:碩士
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科系要求:
電機電子工程相關
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專長需求:
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擅長工具:
- 具備駕照:
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其他條件:
1. Familiar with verilog
2. Familiar with Design Compiler Graphical/Prime Time/Prime Power/Conformal LEC/DFT/BSD/STA
3. Familiar with 28nm or advanced process
4. Familiar with low power technology
