工作內容

1. Responsible for top-level or sub block pre-silicon design verification including test plan definition, test environment development in SV/UVM + C, test case creation, functional coverage coding and verification coverage analysis.
2. Work with validation team to support post-silicon debug.

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹縣竹北市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1 ~ 3

條件要求

• 工作經歷: 2年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  對design verification 的工作有興趣熱忱,具下列條件優先錄用:
  · 2+ years of experience in semiconductor design verification experience.
  · 2+ years of experience using SystemVerilog and OVM/UVM/VMM.
  · 2+ years of experience in testbench development including: stimulus, checkers, assertions and functional coverage
  · Perl, Python, C/C++ programming language experience.