工作內容

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹縣竹北市
• 工作待遇:面議
• 上班時段:日班,8:30~18:00
• 需求人數:1

條件要求

• 工作經歷:
• 學歷要求:碩士
• 科系要求: 資訊工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  Minimum Qualifications
  • MS degree in Computer Engineering or Electrical Engineering with 10+ years of industry experience
  • Experience with modern verification languages, including System Verilog / UVM
  
  Preferred Qualifications
  • Expert knowledge of state-of-the-art verification flow and methodology, such as constrained random, functional/code coverage, assertions
  • Knowledge of Formal verification and low power verification are a plus
  • Excellent social and communication skills, team spirit, and the passion to take on diverse challenges
  • 5+ years of experience as a team Manager
  • Track record of first-pass success in ASIC Development