工作內容

工作項目：
1. SoC Bus Acrchitecture planning
2. DDR controller efficiency analysis
3. System bandwidth estimation/analysis and profiling
4. SoC performance emulation.

應徵條件：
1. 碩士以上;電機工程、電信工程、電控工程、電子工程、資訊工程、資訊科學、動力機械、自動控制、通訊工程等相關科系畢業者
2. 熟悉 Verilog
3. 具3年以上下列相關經驗者佳：
(1) 熟悉 SoC bus architecture
(2) 熟悉 DDR protocol 以及utilization improvement
(3) 有系統效能分析與 memory bandwidth 的經驗
(4) 具有 Zebu或類似之 emulator 整合與驗證經驗

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 3年以上
• 學歷要求:碩士
• 科系要求: 其他數學及電算機科學相關
• 專長需求:
• 擅長工具: Verilog
• 具備駕照:
• 其他條件: