工作內容

Main JD 主要工作內容:
1.FPGA / CPLD RTL coding
2.Help HW platform design and test
3.System integrated test
4.New Platform survey, develop and test


Secondary JD 次要工作內容:
1.Co-work with S/W to bring up platform and debug
2.Support production line

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 1年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具: Verilog
• 具備駕照:
• 其他條件:
  1) Interest RTL
  2) Able to understand design spec. and define/design the IP  
  3) Familiar with I2C/UART/SPI protocol 
  4) FPGA/CPLD verification, HW debug experience  
  5) Experience/Understand P4 solution on Xilinx