工作內容

Central Engineering AMS-IP team provides leading-edge SerDes PHY solutions and other Analog Mixed-Signal IPs to support all Marvell products.

ASIC design engineers are responsible for the design, verification and evaluation of digital circuits in high-speed data communication ICs. You will be involved in verification plan development, test environment setup, modeling, testcase development and execution. You will be responsible for block and/or chip level verification. 

The responsibilities include but are not limited to.
*Improve the design methodology and flow.
*Design verification for various type of SerDes IPs ranging from 10Gbps to 224Gbps data-rates for different applications.
*Collaborate with Analog/DSP/Digital Design/FW/AE teams to deliver the competitive *SerDes IP solutions for all the Marvell product lines.
*Provide the support to the product teams, for both pre and post silicon.
*Test chip integration.

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹縣竹北市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1 ~ 2

條件要求

• 工作經歷: 5年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具: Shell UNIX C++ Matlab Perl TCL ASIC DSP
• 具備駕照:
• 其他條件:
  *Master’s degree and/or PhD in Electrical Engineering, Computer Science or related fields and 5+ years of experience.  
  *Strong communication skills and a team player.
  *Hardworking and motivated to be part of a highly competent design team.
  *Proficient with fundamental concepts in digital logic design.
  *Solid understanding of ASIC verification flows and methodologies.
  *Experience with Verilog and SystemVerilog/SystemC/Vera.
  *Strong skills in Perl and Tcl scripting.
  *Proficient in UNIX Shell scripting (Csh, Bash).
  
  Preferred skills:
  *Formal verification.
  *Low power design.
  *MATLAB and C/C++ based system simulation and evaluation.
  *DSP function hardware implementation knowledge.