工作內容

* Lead a team of full-time and contract senior layout designers.
* Assess schedules, floor plans, and risks for digital macros.
* Perform hands-on work at the macro level layout.
* Manage and track layout schedules; hire additional designers as needed.
* Assess risks and plan workarounds to meet or exceed layout schedules.
* Identify and prioritize project tasks and risks.
* Work with CAD, tech, and circuit design teams to synchronize layout schedules with overall project plans.
* Understand complex layout design concepts and communicate issues cross-functionally.

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹縣竹北市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷:
• 學歷要求:碩士
• 科系要求: 未填寫
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  * Minimum 10+ years in analog layout design and 5+ years in management.
  * Deep understanding of layout methodology from initial chip planning to tape-out.
  * Experience with advanced process technology and FinFET is preferable.
  * High proficiency in LVS, DRC debugging, and interpreting CALIBRE DRC, ERC, LVS reports.
  * Proficient in Synopsys or CADENCE layout entry tools; programming skills in Skill, Ample, or Perl are a plus.
  * Strong technical and analytical background with excellent problem-solving skills.
  * Excellent verbal and written communication skills; experience in conflict resolution and consensus building.
  * Proven ability to build and develop a world-class analog layout team; proactive, self-starter with strong organizational skills.