工作內容

1.RTL/Digital circuit design, synthesis, and simulation/verification. 
2.FPGA synthesis, verification.
3.Familiar with Verilog coding、Design Compiler & STA timing closure. 
4.Experience in FPGA verification、SATA/PCIe I/O & OEM project design is a plus.

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹縣竹北市
• 工作待遇:面議
• 上班時段:日班,09:00~18:30
• 需求人數:1 ~ 2

條件要求

• 工作經歷: 3年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具: RTL Verilog
• 具備駕照:
• 其他條件:
  1. Familiar with Verilog coding、Design Compiler & STA timing closure. 
  2. Experience in FPGA verification、SATA/PCIe I/O & OEM project design is a plus.