工作內容

(1)MS degree or above with EE or CS background
(2)1 year experience or above in IC design/verification
(3)Familiar with SystemVerilog and Vera. Verilog or VHDL familiarity an advantage
(4)Good knowledge on Wireless communication or architecture.
(5)TCL/Perl coding experience is a plus

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 1年以上
• 學歷要求:碩士
• 科系要求: 無填寫
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件: