工作內容
1. RTL coding
2. IP configuration
3. Subsystem Integration
4. Subsystem Verification
5. 協助SOC 團隊釐清整合後的問題
工作說明
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工作縣市:新竹縣市
- 上班地點:新竹市
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工作待遇:面議
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上班時段:日班,
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需求人數:1
條件要求
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工作經歷:
5年以上
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學歷要求:碩士
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科系要求:
無填寫
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專長需求:
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擅長工具:
EDA RTL Verilog
- 具備駕照:
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其他條件:
1. 具有五年以上Digital Design或SOC Integration經驗。
2. 熟悉RTL design。
3. 熟悉Timing constraint。
4. 熟悉EDA flow (Spyglass, Synthesis, LEC, STA)。
5. 熟悉UPF為佳。
