工作內容

工作項目：
大型聯網多媒體SoC整合

應徵條件：
1. 碩士以上，電機工程、電信工程、電控工程、電子工程、自動控制相關科系畢業為主
2. 熟悉Digital IC design flow、RTL coding
3. 熟悉EDA工具：ncverilog, PrimeTime, Design Compiler NXT, LEC, MS-office
4. 具3年以上3年以上相關IC designer工作經驗，如RTL design, verilog simulation, circuit debug, formal check, synthesis, STA等相關經驗者佳
5. 具SoC integration相關經歷者佳

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 3年以上
• 學歷要求:碩士
• 科系要求: 其他數學及電算機科學相關
• 專長需求:
• 擅長工具: EDA RTL Verilog
• 具備駕照:
• 其他條件: