工作內容
1. New module design for future study (ex: HW accelerate)
2. HW machine learning for helping FW Vth tracking flow
3. FPGA verification
4. Integration AIP
5. Better familiar with synthesis and STA
工作說明
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工作縣市:新竹縣市
- 上班地點:新竹縣竹北市
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工作待遇:面議
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上班時段:日班,
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需求人數:1
條件要求
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工作經歷:
工作經歷不拘
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學歷要求:碩士
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科系要求:
電機電子工程相關
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專長需求:
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擅長工具:
Perl FPGA Verilog
- 具備駕照:
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其他條件:
Familiar with verilog, perl and FPGA
