工作內容
負責IP開發、整合與偵錯 -- 利用Verilog/SystemC從事邏輯設計與數位系統設計，以相關自動化軟體進行電路合成及模擬驗證，並配合利用FPGA系統平台進行系統整合與測試驗證。
工作說明
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工作縣市:新竹縣市
- 上班地點:新竹市
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工作待遇:面議
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上班時段:日班,
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需求人數:1
條件要求
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工作經歷:
2年以上
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學歷要求:碩士
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科系要求:
電機電子工程相關
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專長需求:
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擅長工具:
- 具備駕照:
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其他條件:
1. 熟悉軟/硬體協同設計語言尤佳。
2. 具備溝通和解決問題的能力並能夠跨組織合作以實現團隊目標。
3. 大學畢業，須具備5年以上工作經歷。
