工作內容

ASIC design virification engineer responsible for the design, verification and evaluation of digital circuits in high-speed data communication ICs. The candidate will be involved in verification plan development, test environment setup, modeling, testcase development and execution.

As a senior member in the team, he/she will focus on improving the design verification methodology and flow. Work cross-function with analog and DSP teams to achieve high-quality analog mixed-signal verification.

The responsibilities include but not limited to:
*Design verification for various type of SerDes IPs ranging from 10Gbps to 224Gbps data-rates for different applications.
*Use and improve UVM DV environment
*Improve the design methodology and flow.
*Collaborate with Analog/DSP/Digital Design/FW/AE teams to deliver the competitive *SerDes IP solutions for all the Marvell product lines.
*Provide the support to the product teams, for both pre and post silicon

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹縣竹北市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1 ~ 3

條件要求

• 工作經歷: 8年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件:
  *MSEE with 8+ years of experience.
   *Good personal communication skills and team working spirit.
  *Hardworking and motivated to be part of a highly competent design team.
  *Good communication and leadership skills to work with a global team.
  
  Must be proficient in the following skills:
  *Fundamental concepts in digital logic design
  *Understand ASIC verification flows and methodologies
  *Verilog, SystemVerilog, UVM
  *UNIX Shell scripting (Csh, Bash)
  
  Highly desirable skills:
  *Experience with VIPs
  *Formal verification
  *Low power design
  *MATLAB and C/C++ based system simulation and evaluation
  *DSP function hardware implementation knowledge
  *Strong Perl and Python scripting