工作內容
1. RTL/Digital circuit design, synthesis, and simulation/verification.
2. FPGA synthesis, verification.
工作說明
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工作縣市:新北市
- 上班地點:新北市新店區
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工作待遇:面議
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上班時段:日班,
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需求人數:1
條件要求
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工作經歷:
3年以上
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學歷要求:碩士
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科系要求:
電機電子工程相關
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專長需求:
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擅長工具:
FPGA RTL
- 具備駕照:
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其他條件:
1.高速介面Serdes PHY設計開發(PCIe、USB3.0、CDPHY、MPHY等)
2.熟悉PAM4 calibration尤佳
