工作內容

工作項目：
Verification for a CPU design project, which includes:
* Responsibility for test plans, testbench documentation and implementation.
* Use SystemVerilog language, SVA and UVM methodology for block and top level verification.
* Apply formal property checking/formal verification methodologies
* Understanding of the fundamentals of computer architecture 

應徵條件：
1. 碩士以上；電機、電機與控制、資訊工程、電子相關科系畢業為主。
2. 具相關工作經驗者尤佳。


(MD1570002)

工作說明

• 工作縣市:新竹縣市
• 上班地點:新竹市
• 工作待遇:面議
• 上班時段:日班,
• 需求人數:1

條件要求

• 工作經歷: 工作經歷不拘
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件: