工作內容
1. SOC/IP 整合工作，從RTL到 Netlist
2. clock tree structure design
3. Lint / CDC check / Synthesis/ DFT/ LEC
工作說明
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工作縣市:新竹縣市
- 上班地點:新竹縣寶山鄉
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工作待遇:面議
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上班時段:日班,09:00~18:00
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需求人數:1
條件要求
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工作經歷:
工作經歷不拘
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學歷要求:碩士
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科系要求:
電機電子工程相關
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專長需求:
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擅長工具:
- 具備駕照:
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其他條件:
1. 電子工程、電機工程、電信工程、資訊工程等相關科系畢業為主
2. Familiar with Verilog RTL coding and simulation
