工作內容

【工作職責 (Responsibilities)】：
★ Plan design architecture.
★ Develop high quality digital design.
★ Be familiar with IC design flow.
★ Professional Experience
★ Experienced in image/video module design
★ Experienced in SoC front-end integration flow
★ In-house core algorithms' module design

【符合條件 (Qualifications)】：

必須條件 (Minimum Qualifications)：
★ Experienced in Verilog RTL language
★ Experienced in digital IC design front-end flow
★ Experienced in CAD tool usage such as simulation tool, linting tool, synthesis tool
★ Familiar with video codec algorithm (H.264, H.265, H.266, AV1)

工作說明

• 工作縣市:臺北市
• 上班地點:台北市中山區
• 工作待遇:面議
• 上班時段:日班,09:00~18:00
• 需求人數:1 ~ 2

條件要求

• 工作經歷: 5年以上
• 學歷要求:碩士
• 科系要求: 電機電子工程相關
• 專長需求:
• 擅長工具:
• 具備駕照:
• 其他條件: